|
Aldec Riviera-PRO 2009 02 高性能混合模擬器 英文版 商品編號：ca2790 本站售價：NT$100 碟片片數：1 瀏覽次數： |
 |
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
軟體名稱: Aldec Riviera-PRO 2009 02
語系版本: 英文版
光碟片數: 單片裝
破解說明: 請將crack目錄下檔案複製到程序所安裝目錄下執行\bin\path破解即可
系統支援: Windows 2000/XP/Vista
軟體類型: 高性能混合模擬器
更新日期: 2009.03.30
軟體發行: Aldec(R.ECOiL)
相關網址: http://www.aldec.com/products/riviera
中文網站: http://xyz2009.net
軟體簡介: (以官方網站為準)
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
提供ASIC及FPGA設計工具以及混合語言模擬廠商Aldec，日前宣佈新版的Riviera
PRO可支援SystemVerilog語言的驗證工作，並改善VHDL、Verilog和混合RTL的類
比速度。Riviera-PRO所提供的混合語言模擬環境可支援VHDL、Verilog、System
Verilog及SystemC的設計。Aldec在台總代理鈦思科技(TeraSoft)表示，Riviera
PRO的模擬技術可支援多個百萬閘(multi-million gate)的硬體語言設計。
新版Riviera-PRO可支援SystemVerilog級數(classes)和字串(strings)架構。這
些架構原本用於驗證功能，如Accellera SystemVerilog 3.1a/IEEE Std 1800-2
005等特定標準。此外，VHDL RTL的模擬效能提升了30%，而Verilog RTL 相較於
以往的版本，整體模擬效能在大型設計上則提升了60%。Riviera-PRO 可支援3種
新的網路版配置，如LV、LVT和LVT-SV；且可在UNIX、Windows以及 Linux 32/64
位元等作業平臺下運作。
Aldec Riviera PRO: 高性能的混合語言仿真工具
Aldec公司的Riviera是業界獨特的單內核VHDL/Verilog和EDIF混合模擬器。包括
幾個獨立的應用程式，這些程式能支援VHDL、Verilog 和來自一個公用內核EDIF
混合仿真、HDL編輯程式、圖解波形取景程式， 和庫管理工具。這種工具的特點
是能進行源碼調試、中中斷點設置、通過檔重排序來進行編譯，並能通過仿真資
料直接將VHDL和Verilog及它們關係的詳細顯示出來。
Riviera-PRO 採用多種專利技術以提高其仿真性能，是業界最為快速的模擬器之
一。Riviera內嵌的HDL編輯器是目前業內最為功能強大的文本編輯器之一，比如
關鍵字熱敏（包括結構熱敏）、分視窗操作、自動注釋、格式自動整理、建立結
構等等；而且Riviera 語法檢查的能力和定位非常準確，它可以定位到具體的字
元，同時給出原因及改正方案，這一切都保證了設計師可以更快速的完成代碼的
編寫，大大提高了效率。
對於模擬器，非常重要的一點就是要看它對各種標準的支持，尤其是新的標準，
Riviera支持所有相關的最新標準，如Verilog HDL 2001/1995、VHDL 1993/87、
Vital 2000標準等；另外一點還要關心仿真庫的問題，Riviera包含所有FPGA/PL
D廠商的所有庫，並支持所有ASIC廠商的庫，這些庫保證了仿真的正確性 、穩定
性，且其庫更新非常及時，解決了後顧之憂。對於模擬器除關注仿真庫的豐富與
否外，還必須注意模擬器的速度。據統計，使用EDA進行系統設計，其中有90%以
上的時間花在電路仿真驗證上，因此提高仿真效率對縮短產品上市時間是關鍵一
環。Riviera仿真技術採用多種專利演算法把仿真速度提高了多倍， 是目前市場
上最快的模擬器之一，仿真速度的問題得到了很好的解決。它採用同一個仿真內
核，可以同時做到VHDL、Verilog語言及EDIF網表的混和仿真（包括行為級、RTL
級、門級、Timing等的仿真），解決了其他模擬器所無法進行的混合仿真問題。
由於是同一內核解決了所有仿真驗證問題，所以只要學一種工具即可，不需要其
他輔助工具。
在對設計進行仿真時，必須需要激勵檔，也就是測試向量。Riviera 提供了多種
加激勵的方法，如寫HDL 代碼、在波形上編輯、利用巨集檔案或巨集命令，另外
還有業內獨一無二的公式法，只要填寫參數就可實現，非常方便，節省了大量時
間。在仿真的過程中Riviera提供了完善的仿真調試手段， 設計師可像調試高階
語言一樣進行調試，如跟蹤、設置中中斷點（包括條件中中斷點）單步、觀察副
程式、堆疊及進程的執行、操作情況等； 在波形觀察/編輯器中設計師可以選擇
不同的模式進行觀察、分析；以及多重仿真結果或期望結果之間的比較。
為了在提高團隊設計效率與驗證努力的同時保證上乘設計結果，Riviera 內嵌了
代碼覆蓋率檢測工具（Code coverage）。確定設計是否已經被完全驗證以及為S
ign-off作準備需要精確的測量標準而不是僅憑直覺。 解決這種驗證挑戰而不增
加設計開發週期的最好方法就是將代碼覆蓋率分析工具集成到設計者的設計流程
中。Riviera領先的代碼覆蓋率技術可提供快速準確的衡量以及應用於HDL設計仿
真測試的效率，它可以準確給出測試向量對設計測試的覆蓋率，甚至到每一條語
句被執行了多少次，從而有效地保證獲得一個出眾的驗證結果。通過代碼覆蓋率
工具的覆蓋率資料庫和強大的GUI介面，設計者可以鑒定未測試的HDL區域，確定
最有效的測試向量。這樣設計師在設計驗證階段就可以對設計進行有效的驗證，
避免測試中以點帶面的事情發生。設計師可以很方便的進入那些沒有充分認證的
模組內從而分析哪些特定聲明，結構和條件是被遺失的，以及每一條語句被執行
的次數，然後根據需要修改測試向量或源代碼，同時還可以此來確定代碼中的冗
餘，精簡設計，得到最優的HDL代碼。
另外，Riviera環境下的Design Profiler工具可以很方便地探測到設計中每個
模組（包括進程、設計單元、副程式等等）在仿真過程中所花費的時間、時鐘數
以及所占的比重等等；設計師可以很方便的確定哪些需要耗費大量仿真時間的設
計模組，通過對這些模組的集中分析驗證，Riviera可以使仿真時間明顯地縮短，
可以幫助設計者定位、減少這種瓶頸。
針對大規模設計的仿真驗證，Riviera還提供了HES（硬體加速仿真系統）介面，
設計師可以根據需要在將來和HES系統連接以進一步提高仿真的速度。
Riviera可以以多種方式運行，如GUI、Batch以及命令行等模式。Riviera有完整
的軟體教程、實例，其教程和幫助檔完全是動畫和圖形的，所以很容易學習；Ri
viera是最容易上手的工具，人機界面非常友好， 設計師一般只要半天就可完全
掌握。Riviera支援Windows NT/2000、Linux、Unix等多種作業系統。
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
軟體名稱: Aldec Riviera-PRO 2009 02
語系版本: 英文版
光碟片數: 單片裝
破解說明: 請將crack目錄下檔案複製到程序所安裝目錄下執行\bin\path破解即可
系統支援: Windows 2000/XP/Vista
軟體類型: 高性能混合模擬器
更新日期: 2009.03.30
軟體發行: Aldec(R.ECOiL)
相關網址: http://www.aldec.com/products/riviera
中文網站: http://xyz2009.net
軟體簡介: (以官方網站為準)
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
提供ASIC及FPGA設計工具以及混合語言模擬廠商Aldec，日前宣佈新版的Riviera
PRO可支援SystemVerilog語言的驗證工作，並改善VHDL、Verilog和混合RTL的類
比速度。Riviera-PRO所提供的混合語言模擬環境可支援VHDL、Verilog、System
Verilog及SystemC的設計。Aldec在台總代理鈦思科技(TeraSoft)表示，Riviera
PRO的模擬技術可支援多個百萬閘(multi-million gate)的硬體語言設計。
新版Riviera-PRO可支援SystemVerilog級數(classes)和字串(strings)架構。這
些架構原本用於驗證功能，如Accellera SystemVerilog 3.1a/IEEE Std 1800-2
005等特定標準。此外，VHDL RTL的模擬效能提升了30%，而Verilog RTL 相較於
以往的版本，整體模擬效能在大型設計上則提升了60%。Riviera-PRO 可支援3種
新的網路版配置，如LV、LVT和LVT-SV；且可在UNIX、Windows以及 Linux 32/64
位元等作業平臺下運作。
Aldec Riviera PRO: 高性能的混合語言仿真工具
Aldec公司的Riviera是業界獨特的單內核VHDL/Verilog和EDIF混合模擬器。包括
幾個獨立的應用程式，這些程式能支援VHDL、Verilog 和來自一個公用內核EDIF
混合仿真、HDL編輯程式、圖解波形取景程式， 和庫管理工具。這種工具的特點
是能進行源碼調試、中中斷點設置、通過檔重排序來進行編譯，並能通過仿真資
料直接將VHDL和Verilog及它們關係的詳細顯示出來。
Riviera-PRO 採用多種專利技術以提高其仿真性能，是業界最為快速的模擬器之
一。Riviera內嵌的HDL編輯器是目前業內最為功能強大的文本編輯器之一，比如
關鍵字熱敏（包括結構熱敏）、分視窗操作、自動注釋、格式自動整理、建立結
構等等；而且Riviera 語法檢查的能力和定位非常準確，它可以定位到具體的字
元，同時給出原因及改正方案，這一切都保證了設計師可以更快速的完成代碼的
編寫，大大提高了效率。
對於模擬器，非常重要的一點就是要看它對各種標準的支持，尤其是新的標準，
Riviera支持所有相關的最新標準，如Verilog HDL 2001/1995、VHDL 1993/87、
Vital 2000標準等；另外一點還要關心仿真庫的問題，Riviera包含所有FPGA/PL
D廠商的所有庫，並支持所有ASIC廠商的庫，這些庫保證了仿真的正確性 、穩定
性，且其庫更新非常及時，解決了後顧之憂。對於模擬器除關注仿真庫的豐富與
否外，還必須注意模擬器的速度。據統計，使用EDA進行系統設計，其中有90%以
上的時間花在電路仿真驗證上，因此提高仿真效率對縮短產品上市時間是關鍵一
環。Riviera仿真技術採用多種專利演算法把仿真速度提高了多倍， 是目前市場
上最快的模擬器之一，仿真速度的問題得到了很好的解決。它採用同一個仿真內
核，可以同時做到VHDL、Verilog語言及EDIF網表的混和仿真（包括行為級、RTL
級、門級、Timing等的仿真），解決了其他模擬器所無法進行的混合仿真問題。
由於是同一內核解決了所有仿真驗證問題，所以只要學一種工具即可，不需要其
他輔助工具。
在對設計進行仿真時，必須需要激勵檔，也就是測試向量。Riviera 提供了多種
加激勵的方法，如寫HDL 代碼、在波形上編輯、利用巨集檔案或巨集命令，另外
還有業內獨一無二的公式法，只要填寫參數就可實現，非常方便，節省了大量時
間。在仿真的過程中Riviera提供了完善的仿真調試手段， 設計師可像調試高階
語言一樣進行調試，如跟蹤、設置中中斷點（包括條件中中斷點）單步、觀察副
程式、堆疊及進程的執行、操作情況等； 在波形觀察/編輯器中設計師可以選擇
不同的模式進行觀察、分析；以及多重仿真結果或期望結果之間的比較。
為了在提高團隊設計效率與驗證努力的同時保證上乘設計結果，Riviera 內嵌了
代碼覆蓋率檢測工具（Code coverage）。確定設計是否已經被完全驗證以及為S
ign-off作準備需要精確的測量標準而不是僅憑直覺。 解決這種驗證挑戰而不增
加設計開發週期的最好方法就是將代碼覆蓋率分析工具集成到設計者的設計流程
中。Riviera領先的代碼覆蓋率技術可提供快速準確的衡量以及應用於HDL設計仿
真測試的效率，它可以準確給出測試向量對設計測試的覆蓋率，甚至到每一條語
句被執行了多少次，從而有效地保證獲得一個出眾的驗證結果。通過代碼覆蓋率
工具的覆蓋率資料庫和強大的GUI介面，設計者可以鑒定未測試的HDL區域，確定
最有效的測試向量。這樣設計師在設計驗證階段就可以對設計進行有效的驗證，
避免測試中以點帶面的事情發生。設計師可以很方便的進入那些沒有充分認證的
模組內從而分析哪些特定聲明，結構和條件是被遺失的，以及每一條語句被執行
的次數，然後根據需要修改測試向量或源代碼，同時還可以此來確定代碼中的冗
餘，精簡設計，得到最優的HDL代碼。
另外，Riviera環境下的Design Profiler工具可以很方便地探測到設計中每個
模組（包括進程、設計單元、副程式等等）在仿真過程中所花費的時間、時鐘數
以及所占的比重等等；設計師可以很方便的確定哪些需要耗費大量仿真時間的設
計模組，通過對這些模組的集中分析驗證，Riviera可以使仿真時間明顯地縮短，
可以幫助設計者定位、減少這種瓶頸。
針對大規模設計的仿真驗證，Riviera還提供了HES（硬體加速仿真系統）介面，
設計師可以根據需要在將來和HES系統連接以進一步提高仿真的速度。
Riviera可以以多種方式運行，如GUI、Batch以及命令行等模式。Riviera有完整
的軟體教程、實例，其教程和幫助檔完全是動畫和圖形的，所以很容易學習；Ri
viera是最容易上手的工具，人機界面非常友好， 設計師一般只要半天就可完全
掌握。Riviera支援Windows NT/2000、Linux、Unix等多種作業系統。
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
